02-09-2018, 03:56 PM
81bas Написал:дак ведь дело в том, что эти 1.5 ns distortion добавляются в I2S шину, уже после самого асинхронного интерфейса...И что с того?
81bas Написал:Это ведь означает например что фронты сигнала MCLK постоянно скачут на +/- 1.5 ns ! Разве это не катастрофа для микросхемы ЦАП ?
На ЦАП, MCLK идет напрямую с осциллятора, без всяких развязок, и имеет такй джиттер, насколько качественный осциллятор ты будешь использовать!
А даже не у самых хороших осциллятором он сушественно меньше чем 1.5нс.
Black_Jack Написал:Если заботит джиттер - см.
https://www.nve.com/Downloads/il71x.pdf
100пс джиттера?! Это вдвое больше джиттера приличных СПДИФ-приемников, а тут I2S асинхронный.
Народ, голову включать не пробовали? Междугенератором MCLK и УАПом не должно быть никаких интегральных изоляторов, иначе джиттер будет неприемлимый!
Через изолятор этот MCLK идет в процессор, и возвращается оттуда тоже через изоляторы, в виде wclk+bclk+sdata (если проц в мастере), джиттер которых большинство ЦАПов не волнует, пока он не превышает половину наименьшего периода bclk. А это даже для 768кГц - аж 10нс.!
Для тех-же древних ЦАПов, которые критичны к джиттеру wclk или bclk, делается элементарный реклок на 74м триггере ПОСЛЕ изолятора.