БендеровецЪ Написал:semigor Написал:Вот begemot не пожалел времени и все расписал :)
begemot Написал:За один период сэмплирования с частотой 44 Кгц дельта модулятор должен успевать проходить весь диапазон.
Считая эквивалент 16 бит - 2^16=65К
Поскольку простейший ДМ может увеличивать своё значение на 1 младший разряд за такт, в периоде 1/44к должно быть
65К тактов что бы отработать скачек от минимума до максимума не потеряв скорость нарастания.
Вот кстати, если я правильно понял что имелось ввиду, то это ошибочно. Аккумулятор накапливает сигнал ошибки, который равен разнице входного сигнала и выхода квантайзера. Как только на вход подается некий скачек, амплитуда сигнала ошибки тут же возрастает на амплитуду этого скачка и при следующем такте это значение добавится в аккумулятор, и это тут же отразится на выходе квантазера. Нкакими 65К тактами там и не пахнет.
БендеровецЪ, во-первых, спасибо, что ты аргументированно отвечаешь на вопросы. Сейчас ты вообще всё понятно изложил. Но я всё-таки принял другой взгляд на работу сигма-дельта модулятора первого порядка, в котором нет противоречия между твоими словами и словами begemot'a. Постараюсь пояснить.
Вот классическая схема одноразрядного сигма-дельта модулятора первого порядка (потом стали менять место положения интегратора, что позволило уменьшить общее количество интеграторов в тракте.
Эта схема характерна тем, что на вход интегратора в цепи обратной связи подается не разница между входным сигналом и выходом интегратора (сигнал ошибки), а фиксированное значение (грубо говоря, ноль или единица) в зависимости от знака сигнала ошибки, но не от его величины. То есть, подчеркну, "скорость" работы интегратора не зависит от величины сигнала ошибки. Но она может зависеть от того, как мы настроим параметры интегратора. Если он настроен так, что при подаче логической единицы (или нуля) он за один такт способен изменить значение на своем выходе всего на величину минимального уровня квантования, то тогда работает логика begemot'a, и тактовая частота СД-модулятора для такой настройки должна быть 2,9 ГГц (чтобы за 1/44100 секунды он отработал full-scale скачок, и не произошло "срыва" режима слежения интегратора). Если же интегратор настроить так, чтобы за один такт его выходной сигнал мог измениться на величину во много раз больше уровня квантования (как я понимаю, этот коэффициент выбирается некой степенью двойки), то, естественно, и количество тактов для отработки full-scale скачка потребуется меньше. То, есть, при такой настройке интегратора, можно в ту самую степень двойки раз уменьшить тактовую частоту (оцифровки). Но очевидно, что такая настройка приведет к увеличению среднеквадратичного сигнала ошибки на выходе сумматора, поскольку "следящий" сигнал с интегратора будет гораздо более сильно "болтаться" вокруг входного сигнала. Однако, у нас ведь есть огромный запас по динамическому диапазону при частоте оцифровки 2,9 ГГц (на этот запас ты тоже фактически указал в #1293, взяв даже не 2,9 ГГц, а 90 МГц). Так что мы можем смело уменьшать частоту оцифровки (и, соответственно, меняя настройку интегратора) с 2,9 ГГц до тех пор, пока по динамическому диапазону не опустимся до той же разрядности 16 бит ИКМ. Об этом и я сказал, обращаясь к тебе в посте #1294. Словом, мне кажется, что при такой трактовке, взгляды мои, твои, semigor'a и begemot'a вполне согласуются.